CPU Bộ Vi Xử LýAMD Zen 6: Bỏ SERDES, Dùng Kết Nối D2D “Sea-of-Wires” Mới Giúp Giảm Điện Năng Và Độ Trễ Mạnh Mẽ
AMD đang chuẩn bị một bước nâng cấp lớn cho công nghệ kết nối D2D trên Zen 6, và điểm đáng chú ý là giải pháp này đã được triển khai trước đó trên APU Strix Halo.
Công Nghệ Kết Nối Mới Trên APU Strix Halo Giúp AMD Cải Thiện Hiệu Năng, Giảm Độ Trễ Và Sẽ Được Kế Thừa Trên Zen 6
Trước khi phân tích chi tiết, cần phải ghi nhận đóng góp của High Yield trong việc phát hiện sự thay đổi công nghệ kết nối D2D trên Strix Halo – một phát hiện thực sự đáng chú ý. Cho đến nay, AMD vẫn dựa trên cùng một giải pháp D2D từ thời Zen 2, dù đã có nhiều bước tiến về quy trình sản xuất và thiết kế chiplet. Tuy nhiên, với thế hệ Zen 6 sắp tới, điều này có thể sẽ thay đổi, và thú vị hơn khi “dấu ấn Zen 6” đã được tìm thấy ngay trong APU Strix Halo.
Giờ hãy nhìn vào cách kết nối hiện tại đang vận hành. Để các đế chip giao tiếp với nhau, AMD sử dụng các SERDES PHYs bố trí ở cạnh CCD. Cơ chế này cho phép những làn dữ liệu tuần tự tốc độ cao truyền tải qua lớp đế hữu cơ đến I/O die hoặc SoC die. Về bản chất, SERDES hoạt động như một bộ tuần tự hóa/giải tuần tự hóa, biến luồng dữ liệu song song từ từng CCD thành chuỗi bit tuần tự rồi truyền đi trong toàn bộ gói chip. Cách làm này được chọn vì việc triển khai hàng trăm dây đồng trực tiếp giữa các đế chip là điều gần như bất khả thi trong một gói bán dẫn thông thường.
Ở phía nhận, bộ giải tuần tự sẽ chuyển các luồng bit tuần tự trở lại thành dữ liệu song song cho fabric. Đây chính là điểm yếu của SERDES: quá trình tuần tự hóa và giải tuần tự không chỉ tiêu tốn nhiều năng lượng cho khâu khôi phục xung nhịp, cân bằng, mã hóa/giải mã, mà còn làm tăng độ trễ trong giao tiếp D2D ở cả hai đầu.
Phương pháp này từng đủ đáp ứng khi số lượng die “truyền thống” còn ít. Nhưng khi xuất hiện thêm NPU và nhu cầu băng thông lớn, ổn định với chi phí thấp cho CCD và bộ nhớ, hạn chế của SERDES càng rõ rệt. Với Strix Halo, AMD đã thay đổi cách tiếp cận: áp dụng công nghệ InFO-oS (Integrated Fan-Out on Substrate) của TSMC kết hợp với lớp phân phối lại (RDL), mở đường cho giao tiếp D2D thế hệ mới trong Zen 6.
Để khắc phục chi phí phát sinh từ việc chuyển đổi luồng dữ liệu, AMD đã thiết kế các đường dây song song ngắn và mảnh nằm trong interposer dưới các đế chip, được hình thành từ lớp RDL. Với công nghệ InFO-oS, các kết nối này được bố trí giữa các die silicon và lớp nền hữu cơ, cho phép CPU giao tiếp trực tiếp qua các cổng song song băng rộng. Theo phát hiện của High Yield, Strix Halo đã hé lộ phương pháp này: xuất hiện một mảng hình chữ nhật gồm nhiều pad nhỏ – đặc trưng của mô hình “fan-out” – và đáng chú ý là khối SERDES lớn trước đây đã biến mất.
Với phương pháp mới, nhu cầu về công suất và độ trễ được giảm đáng kể do loại bỏ bước tuần tự hóa/giải tuần tự, đồng thời băng thông tổng thể cũng được mở rộng nhờ bổ sung nhiều cổng song song trên toàn bộ kiến trúc CPU. Tuy vậy, kỹ thuật fan-out lại đi kèm những thách thức riêng: thiết kế trở nên phức tạp hơn với các lớp RDL chồng nhiều tầng, trong khi việc ưu tiên định tuyến cũng phải thay đổi do không gian bên dưới chip ngày càng chật chội bởi hệ thống dây dẫn fan-out.
Dù sao thì cũng thật ấn tượng khi thấy AMD đã làm được gì với Strix Halo trong lĩnh vực kết nối D2D, và nhiều khả năng hướng đi này sẽ tiếp tục được duy trì trên CPU Zen 6. Một lần nữa, High Yield đã mang đến một phát hiện đáng chú ý – vì vậy đừng quên theo dõi kênh của họ để cập nhật thêm.
Nguồn: Wccftech
